PCB 设计建议
PCB 叠层设计
为了减少在高速信号传输过程中的反射现象,必须在信号源、接收端以及传输线上保持阻抗的匹配。
单端信号线的具体阻抗取决于它的线宽以及与参考平面之间的相对位置。特定阻抗要求的差分对间的线宽/线距则取决于选择的 PCB 叠层结构。由于最小线宽和最小线距是取决于 PCB 类型以及成本要求,选择的 PCB 叠层结构必须能实现板上的所有阻抗需求,包括内层和外层、单端和差分线等。
PCB 层的定义设计原则。
- 原则上应该采用对称结构设计。对称的含义包括:介质层厚度及种类、铜箔厚度、图形分布类型(电源层、走线层)的对称。
- 主芯片相邻层应为完整的地平面,提供器件面布线参考平面。
- 主电源尽可能与其对应地平面层相邻。
- 所有信号层尽可能与地平面相邻,尽量避免两信号层直接相邻,提供完整的参考地平面。
- 若需要两相邻层布 线时,两相邻层距离尽量远,信号尽量互相垂直,减小层间的信号串扰。
PCB 的层定义推荐方案:具体的 PCB 层设置时,要对以上原则进行灵活掌握,根据实际的需求,确定层的排布,切忌生搬硬套。
A210-1DIE-FCBGA 目前主要使用 8 层通孔和 10 层三阶盲埋(专用于 C2C 走线)等叠层,以下叠层做为范例,可以给工程师在叠层结构的选择和评估上提供帮助。如果选择其他类型的叠层,请根据 PCB 厂商给出的规格,重新计算阻抗。
8 层板叠层
在 8 层板叠层设计中,建议层叠为 TOP-Gnd-Signal-GND-Power/Signal--Power/Signal-Gnd-Bottom,顶层信号 L1 的参考平面为 L2,底层信号 L8 的参考平面为 L7,L3 层信号参考平面为 L2 和 L4,主要参考平面为 L2,具体视叠层情况而定,所有层的铜厚必须采用 1oz,下图为 1.2mm 板厚的参考叠层,可以根据板厚要求调整 Core 厚度。

10 层三阶叠层
为了满足 C2C 走线质量,推荐使用 10 层三阶设计,C2C 信号推荐走在 L2 和 L4。走内层为满足低串扰,且采用盲埋设计避免过孔残桩,建议层叠为 TOP-GND/Signal-Signal-Signal/GND–POWER-POWER- GND-Signal/POWER-GND-Bottom,顶层信号 L1 的参考平面为 L2,底层信 号 L10 的参考平面为 L9,L2 层信号参考平面为 L1 和 L3,L4层信号参考平面为L3和L5,具体视叠层情况而定。下图为 1.6mm 板厚的参考叠层,可以根据板厚要求调整 Core 厚度。

A210-1DIE-FCBGA 扇出设计
A210-FCBGA封装总共 1373 个 ball,球位由 0.6mm pitch 组成,如下图所示。

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最外面两圈的 Ball 扇出设计。
A210-1DIE-FCBGA(SoC)靠最外的两圈以及部分第三圈 ball,从 TOP 层可以走最小线宽 4mil 局部扇出,之后应尽快按照相应的特性阻抗线的线宽线距 Fan-out,最小线宽的出线长度尽可能短。

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内圈的 Ball 扇出设计。
第 3 圈开始,需要换层到内层,换层过孔务必规则放置,并且建议间隔 2-4 排换层过孔,空一排不放置换层过孔,给地平面以及电源平面留出尽量大的通道。
如下图地层平面覆铜情况,有多条通道和外面的地连接,有利于 SI/PI 以及散热。

如下图电源层平面覆铜情况,有规则的放置过孔,可使各种电源有尽量大覆铜通道,有效提高电源供电质量。



如下图,有规则的放置过孔后,层走线可以使用 3.5mil 线宽 Fan- out。

Layout 通用建议
allegro 建议
非功能孔环会破坏铜皮以及增大过孔的寄生电容,建议删除内层的非功能孔环及插件焊环,增强平面铺铜的完整性。allegro 中取消内层非功能性孔环及插件焊环的设置方式:
选用allegro 17.4 版本:Xsection-Physical-Unused Pads/Via Suppression,勾选要取消的Pins及Vias。

布局建议
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除非结构限制及等长需求,各个接口尽量靠近主芯片 A210-1DIE-FCBGA 放置,总的连线尽可能短,特别是关键信号线尽量短。
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元器件的排布要充分考虑调试、维修及散热。
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满足工艺前提下,各个电路模块布局尽量均衡、紧凑、美观,减少环路面积。
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不同的电路模块间可适当拉开间距,减小模块间的相互干扰,特别是高频元器件的间隔要充分。
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去耦电容的布局要尽量靠近 IC 的电源管脚,使电源和地之间形成的回路最短。
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时钟信号的串接电阻靠近发送端放置,如 eMMC clk 的串接电阻,靠近 A210-1DIE-FCBGA(SoC)侧放置。
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TX 串接电阻靠近发送端放置,RX 串接电阻靠近接收端放置,管脚和电阻之间走线建议控制在 400mil 以内。
比如 GMAC 的 TXD0-TXD3,TXCTL,TCLK 的串联匹配电阻靠近 A210-1DIE-FCBGA(源端),RXD0-RXD3,RXCTL,RXC 的串联匹配电阻靠近 PHY 端。
GMAC 串接电阻放置示意图如下。

GMAC RX串接电阻放置示意图如下。

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ESD必须靠近接口放置,耦合电容建议靠连接器放置。
ESD放置示意图如下。

耦合电容放置示意图如下。

走线建议
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走线长度应包含过孔。
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走线尽量减少拐角,拐角建议用 135 度代替 90 度。
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移除所有非功能焊盘。
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避免在时钟器件(如晶体、晶振、时钟 buffer)、开关电源、磁类器件、插件过孔等周边布线。
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高速 SERDES 信号建议间距拉开,TX、RX 之间包地隔开或拉开足够距离。
USB3走线TX RX包地隔离示意图如下。

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避免高速信号跨区,建议高速信号距离参考平面的边沿至少有 40mil。高速信号参考面边沿示意图如下。

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建议按如下蛇形绕线示意图走蛇形绕线,以降低绕线带来的串扰。

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尽量减小残桩长度,建议残桩长度为零。走线残桩示意图如下所示。

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由于表贴器件的焊盘会导致阻抗降低,为减小阻抗突变的影响,建议在表贴焊盘的正下方按焊盘大小挖去一层参考层。常用的表贴器件有:电容、ESD、共模抑制电感、连接器等。参考层挖空示意图如下所示。

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连接器位置铺铜时,注意地铜皮不要超过地焊盘。焊盘铺铜示意图如下所示。